DDR3 IP设计说明

DDR3 IP设计说明

DDR3 IP核概述

DDR3控制器包括用户接口(User Interface)模块、存储器控制模块(Memory Controller)模块、初始化和校准(Initialization/Calibration)模块、物理层(Physical Layer)模块。用户接口模块用于连接FPGA内部逻辑；存储器控制器模块实现DDR3的主要读写时序和数据缓存交互；初始化和校准模块实现DDR3芯片的上电初始化配置以及时序校准；物理层模块则实现和DDR3芯片的接口。

DDR3 IP核配置

首先会弹出的Memory Interface Generator介绍页面，它默认的器件家族(FPGA Family)、器件型号(FPGA Part)、速度等级(Speed Grade)、综合工具(Synthesis To

总结

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