奇数偶数分频电路（占空比50%）

数字电路中经常会遇到需要将时钟信号进行分频，一般分为奇数分频和偶数分频，同时对占空比的要求也不一样，常见的是需要保持占空比仍为50%。本文通过Verilog代码实现简单的分频电路。文末附上所有代码和仿真波形。

二分频

二分频电路简单，只需要一个D触发器，将触发器的输出Q反相之后再接回输入D端即可完成。

三分频

三分频电路比较复杂一点，因为要保证占空比为50%，所以势必分频后的时钟信号有一个沿是跟着输入时钟的下降沿变化的，想清楚这一点，下面的波形图就很容易得到。

可见需要首先产生两个特殊的三分频的电路，其占空比为1/3，将两个信号或之后就得到了占空比为50%的三分频信号。

四分频

偶数分频的电路都比较简单，只需要控制好计数器进行翻转即可。

五分频

五分频电路类似三分频，具体见代码和仿真波形。

代码

module divider (input clk,input rst_n,output reg div_clk_2,output wire div_clk_3,output reg div_clk_4,output wire div_clk_5 );//div_2 always @ (posedge clk or negedge rst_n) beginif(!rst_n)div_clk_2 <= 1'b0;elsediv_clk_2 <= ~div_clk_2; end//div_4 reg [1:0] cnt_4; always @ (posedge clk or negedge rst_n) beginif(!rst_n) begincnt_4 <= 0;div_clk_4 <= 0;end else if (cnt_4 == 2'd0) begincnt_4 <= cnt_4 +1;div_clk_4 <= ~div_clk_4;end else if (cnt_4 == 2'd2) begincnt_4 <= cnt_4 +1;div_clk_4 <= ~div_clk_4;end else begincnt_4 <= cnt_4 +1;div_clk_4 <= div_clk_4;end end//div_3_pos reg [1:0] cnt_pos_3; reg div_3_pos; always @ (posedge clk or negedge rst_n) beginif(!rst_n) begincnt_pos_3 <= 0;div_3_pos <= 0;end else if (cnt_pos_3 == 2'b00) begincnt_pos_3 <= cnt_pos_3 +1;div_3_pos <= ~div_3_pos;end else if (cnt_pos_3 == 2'b01) begincnt_pos_3 <= cnt_pos_3 +1;div_3_pos <= ~div_3_pos;end else if (cnt_pos_3 == 2'b10) begincnt_pos_3 <= 0;div_3_pos <= div_3_pos;end end //div_neg_3 reg [1:0] cnt_neg_3; reg div_3_neg; always @ (negedge clk or negedge rst_n) beginif(!rst_n) begincnt_neg_3 <= 0;div_3_neg <= 0;end else if (cnt_neg_3 == 2'b00) begincnt_neg_3 <= cnt_neg_3 +1;div_3_neg <= ~div_3_neg;end else if (cnt_neg_3 == 2'b01) begincnt_neg_3 <= cnt_neg_3 +1;div_3_neg <= ~div_3_neg;end else if (cnt_neg_3 == 2'b10) begincnt_neg_3 <= 0;div_3_neg <= div_3_neg;end endassign div_clk_3=div_3_pos || div_3_neg; //div_5_pos reg [3:0] cnt_pos_5; reg div_5_pos; always @ (posedge clk or negedge rst_n) beginif(!rst_n) begincnt_pos_5 <= 0;div_5_pos <= 0;end else if (cnt_pos_5 == 3'd0) begincnt_pos_5 <= cnt_pos_5 +1;div_5_pos <= ~div_5_pos;end else if (cnt_pos_5 == 3'd2) begincnt_pos_5 <= cnt_pos_5 +1;div_5_pos <= ~div_5_pos;end else if (cnt_pos_5 == 3'd4) begincnt_pos_5 <= 0;div_5_pos <= div_5_pos;end else begincnt_pos_5 <= cnt_pos_5 +1;div_5_pos <= div_5_pos;end end //div_5_neg reg [3:0] cnt_neg_5; reg div_5_neg; always @ (negedge clk or negedge rst_n) beginif(!rst_n) begincnt_neg_5 <= 0;div_5_neg <= 0;end else if (cnt_neg_5 == 3'd0) begincnt_neg_5 <= cnt_neg_5 +1;div_5_neg <= ~div_5_neg;end else if (cnt_neg_5 == 3'd2) begincnt_neg_5 <= cnt_neg_5 +1;div_5_neg <= ~div_5_neg;end else if (cnt_neg_5 == 3'd4) begincnt_neg_5 <= 0;div_5_neg <= div_5_neg;end else begincnt_neg_5 <= cnt_neg_5 +1;div_5_neg <= div_5_neg;end endassign div_clk_5=div_5_pos || div_5_neg;endmodule

仿真波形

总结

以上是生活随笔为你收集整理的奇数偶数分频电路（占空比50%）的全部内容，希望文章能够帮你解决所遇到的问题。

如果觉得生活随笔网站内容还不错，欢迎将生活随笔推荐给好友。