Vsim(ModelSim)生成VCD波形文件(verilog)

两种方法

方法一：

调用ModelSim自己的命令生成，仿真脚本中加入如下一句即可

vcd file mytb.vcd

 

方法二：

调用verilog系统函数生成，直接在testbench中放入如下语句运行仿真即可产生tb.vcd

initial begin$fdumpfile("tb.vcd");$dumpvars;end

 

代码实例

1 #create work library2 vlib work3 vmap work work4 5 #compile6 vlog mydesign.v #编译你的verilog代码7 vlog my_tb.v #编译testbench8 9 #simulate 10 vsim -voptargs="+acc" +notimingchecks -t 1ps my_tb 11 12 vcd file mytb.vcd #生成VCD文件 13 14 run 100us 15 16 q sim.do

 

运行仿真

vsim -c -do sim.do

 参考文献

[1]A Short Intro to ModelSim Verilog Simulator

转载于:https://www.cnblogs.com/OneFri/p/5947705.html

总结

以上是生活随笔为你收集整理的vsim生成VCD波形文件(verilog)的全部内容，希望文章能够帮你解决所遇到的问题。

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